rsa-intel-fpga

Generowanie Verilog'a z pliku RDL:

peakrdl regblock registers.rdl -o rdl/ --cpuif axi4-lite-flat

Generowanie output files

1. Przechodzimy do katalogu glownego
2. Uruchamiamy Quartusa komenda quartus soc_system.qpf
3. W Quartusie uruchamiamy kompilacje i czekamy az nam wygeneruje pliki zrodlowe

Generowanie pliku RBF (przejsc do katalogu output_files)

quartus_cpf -o bitstream_compression=on -c soc_system.sof soc_system.rbf